| dc.creator | Kessler, Henrique Caldas | |
| dc.date.accessioned | 2022-05-03T19:51:40Z | |
| dc.date.available | 2022-05-03T19:51:40Z | |
| dc.date.issued | 2022-02-25 | |
| dc.identifier.citation | KESSLER, Henrique Caldas. Static CMOS Complex Gates: Electrical Investigation of Design Strategies. Advisor: Marcelo Schiavon Porto. 2022. 62 f. Thesis (Masters in Computer Science) – Technology Development Center, Federal University of Pelotas, Pelotas, 2022. | pt_BR |
| dc.identifier.uri | http://guaiaca.ufpel.edu.br/handle/prefix/8340 | |
| dc.description.abstract | Desenvolvimentos recentes em ferramentas de automação de projeto eletrônico reduzem enormemente o custo de projeto de supergates, permitindo uma abordagem alternativa à síntese lógica. Apesar de muitas estratégias de projeto visando a rede de transistores em supergates, suas comparações são frequentemente limitadas a métricas como o número de transistores usados ou quantidade de transistores em série, carecendo de uma avaliação elétrica aprofundada. Esta dissertação utiliza uma ambiente de caracterização elétrica para estudar múltiplas estratégias de projeto de supergates. Um estudo sobre as 3982 funções lógicas da P-class de 4 entradas mostra que topologias que otimizam redes pull-up e pull-down individualmente apresentam melhores características elétricas. Os resultados também sugerem que a redução do número de transistores em série de portas lógicas ou o número de transistores não leva necessariamente a um melhor desempenho. Além disso, é encontrada uma forte dependência entre a eficácia de uma metodologia de projeto de supergate e a função lógica. Nesta dissertação, um algoritmo de reordenamento de transistores bem estabelecido é avaliado e uma proposta de modificação é apresentada. Observando o
reordenamento, o algoritmo proposto projetou portas com menor dissipação de potência e atraso crítico em mais de 60% dos casos estudados. Observa-se também a falta de diferentes técnicas de dimensionamento de transistores em trabalhos que utilizam supergates. Nesta dissertação, é proposta uma metodologia para adaptar o Logical Effort para redução de potência. Os resultados mostram melhorias significativas em até 99,9% dos casos estudados na relação ao produto potência-atraso em multiplos ambientes de simulação. Comparando supergates com circuitos projetados através de mapeamento tecnológico funções lógicas pequenas, os resultados mostram que projetos baseados em supergates reduzem a dissipação de potência média em 84,4% dos casos estudados. A redução dos níveis lógicos é o principal fator para os ganhos obtidos com supergates devido à redução da potência do glitch. Aplicando supergates a um circuito com mais de 800 portas lógicas, pequenos ganhos tanto na dissipação de potência quanto no atraso crítico podem ser alcançados. | pt_BR |
| dc.description.sponsorship | Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES | pt_BR |
| dc.language | por | pt_BR |
| dc.publisher | Universidade Federal de Pelotas | pt_BR |
| dc.rights | OpenAccess | pt_BR |
| dc.subject | Static CMOS complex gates | pt_BR |
| dc.subject | Cell design automation | pt_BR |
| dc.subject | Transistor network | pt_BR |
| dc.subject | Electrical simulation | pt_BR |
| dc.subject | Portas complexas CMOS estáticas | pt_BR |
| dc.subject | Projeto automático de células lógicas | pt_BR |
| dc.subject | Rede de transistores | pt_BR |
| dc.subject | Simulação elétrica | pt_BR |
| dc.title | Static CMOS complex gates: electrical investigation of design strategies | pt_BR |
| dc.title.alternative | Portas complexas CMOS estáticas: investigação elétrica em estratégias de projeto | pt_BR |
| dc.type | masterThesis | pt_BR |
| dc.contributor.authorLattes | http://lattes.cnpq.br/3353616557161929 | pt_BR |
| dc.contributor.advisorLattes | http://lattes.cnpq.br/5741927083446578 | pt_BR |
| dc.contributor.advisor-co1 | Camargo, Vinícius Valduga de Almeida | |
| dc.contributor.advisor-co1Lattes | http://lattes.cnpq.br/4395507792390980 | pt_BR |
| dc.contributor.advisor-co2 | Rosa Junior, Leomar Soares da | |
| dc.contributor.advisor-co2Lattes | http://lattes.cnpq.br/1423810014480514 | pt_BR |
| dc.description.resumo | Recent developments in electronic design automation tools vastly reduce the design cost of supergates, enabling an alternative approach to logic synthesis. Despite many design strategies targeting the transistors network in supergates, their comparisons are often limited to metrics such as the number of transistors used or circuit total stack, lacking an in-depth electrical evaluation. This thesis uses an electrical characterization framework to study multiple supergate design strategies. A study on the
3982 logic functions of the 4 input P-class shows that topologies that optimize both pull-up and pull-down networks individually presented better overall electrical characteristics. The results also suggest that reducing the logic gate stack or the number of transistors does not necessarily lead to better performance. Also, a strong dependency between the effectiveness of a supergate design methodology and the logic function is found. The evaluated supergates designs did not possess a defined transistor reordering technique. In this thesis, a well-established reordering algorithm is evaluated and a proposed modification is presented. Observing supergates with different results from the baseline algorithm, the proposed algorithm produced gates with smaller power dissipation and critical delay in over 60% of the studied cases. It is also observed a lack of different transistor sizing techniques in works that use supergates. They are often limited to using minimum transistor dimensions or the Logical Effort technique. In this thesis, a methodology to adapt the Logical Effort technique for low-power applications is proposed. Results show significant improvements on up to 99.9% of the studied cases in power-performance trade-off across multiple simulation environments. Comparing supergates with technology-mapped circuits on small logic functions results shows that supergate-based designs reduce the average power dissipation in 84.4% of the studied cases. Despite the supergate design increasing in average the circuit critical delay by 5.8%, it achieves better power-delay-product in 2823 (70.9%) of the
3982 studied logic functions. The reduction of logic levels is the main factor for gains obtained with supergates due to the glitch power reduction. Applying supergates to a circuit with more than 800 logic gates, small gains in both power dissipation and critical delay can be achieved. | pt_BR |
| dc.publisher.department | Centro de Desenvolvimento Tecnológico | pt_BR |
| dc.publisher.program | Programa de Pós-Graduação em Computação | pt_BR |
| dc.publisher.initials | UFPel | pt_BR |
| dc.subject.cnpq | CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO | pt_BR |
| dc.publisher.country | Brasil | pt_BR |
| dc.contributor.advisor1 | Porto, Marcelo Schiavon | |
