Exploração no espaço de projeto de arquiteturas para os modos angulares da predição intra quadro do padrão VVC
Resumo
A sociedade atual possui uma alta demanda de vídeos digitais para diversos
propósitos da vida cotidiana. Junto com essa demanda, os vídeos digitais passam a
ter cada vez mais informações conforme suas resoluções e taxas de quadros por
segundo aumentam. Quando consideramos novas tecnologias, como vídeos
imersivos, essa quantidade de informação pode ser exponencialmente maior. Para
atender essa demanda, são necessários os codificadores de vídeo, responsáveis por
comprimir vídeos digitais para tamanhos que possam ser armazenados e/ou
transmitidos entre dispositivos com as configurações de mercado atuais. O codificador
Versatile Video Coding (VVC) é um dos codificadores de vídeo mais atuais e foi
desenvolvido para fornecer uma maior eficiência de codificação que os padrões de
codificação anteriormente desenvolvidos, além de possibilitar uma maior versatilidade
para diversos tipos de vídeos diferentes. Para que seja possível que o padrão
codifique vídeos digitais de forma eficiente, o VVC possui diversas inovações em cada
uma das ferramentas básicas de um codificador de vídeo. Esta dissertação propõe a
criação de duas heurísticas e três arquiteturas de hardware para a ferramenta de
modos angulares da predição intra quadro do padrão de codificação VVC. O objetivo
deste trabalho é apresentar diferentes estratégias com foco em redução de custo
computacional e/ou eficiência de codificação. Ambas heurísticas apresentadas
possuem como foco a redução de custo computacional da ferramenta modos
angulares utilizando estratégias como redução de modos angulares e tamanhos de
bloco disponíveis. Duas arquiteturas criadas são baseadas nas heurísticas propostas,
enquanto a terceira arquitetura foi criada com foco em não gerar impacto na eficiência
de codificação e, portanto, suporta todos os modos e todos os tamanhos de bloco
definidos para a ferramenta no VVC. Os resultados extraídos das heurísticas mostram
que as reduções em custo computacional obtidas, considerando todo o codificador
VVC, variam de 18,72% a 60,92% de redução no tempo de codificação. Para que
fosse possível chegar nesses valores de redução de custo computacional, as
heurísticas geraram perdas na eficiência de codificação que variam de 2,17% a 8,62%
de aumento no BD-Rate. Nos resultados de síntese, as arquiteturas de hardware
desenvolvidas são capazes de codificar vídeos na resolução 1080p@30qps com
frequências entre 75,8 MHz e 131,3 MHz. A potência dissipada para essas frequências
ficou no intervalo de 91,65 mW e 755,18 mW, enquanto a área necessária para cada
arquitetura ficou entre 1.453 k portas e 13.508,4 k portas NAND2.